Lịch Sử Định Luật Moore
Từ 10μm Đến 2nm

1. Gordon Moore & Dự Đoán Thay Đổi Thế Giới

Ngày 19 tháng 4 năm 1965, Gordon Earle Moore — lúc đó là Giám đốc R&D tại Fairchild Semiconductor — đăng bài báo "Cramming more components onto integrated circuits" trên tạp chí Electronics Magazine. Trong đó, ông quan sát rằng số lượng linh kiện trên mạch tích hợp đã tăng gấp đôi mỗi năm kể từ khi IC được phát minh.

Phiên bản gốc (1965)

Dự đoán ban đầu: số transistor tăng gấp đôi mỗi năm. Moore dựa trên dữ liệu từ 1959 đến 1965 — giai đoạn IC mới ra đời — khi mỗi thế hệ chip gấp đôi linh kiện chỉ trong 12 tháng.

Điều chỉnh năm 1975

Một thập kỷ sau, Moore nhận ra tốc độ đã chậm lại. Ông điều chỉnh dự đoán thành gấp đôi mỗi 2 năm — con số mà ngành công nghiệp đã bám theo suốt 50 năm tiếp theo.

Về Gordon Moore

Gordon Earle Moore (1929–2023) sinh tại San Francisco, California. Ông học hóa học tại UC Berkeley và lấy bằng tiến sĩ tại Caltech. Năm 1957, ông cùng Robert Noyce thành lập Fairchild Semiconductor. Năm 1968, cả hai rời Fairchild để sáng lập Intel Corporation.

Moore giữ chức CEO Intel từ 1975 đến 1987, sau đó là Chủ tịch danh dự cho đến khi qua đời ngày 24/3/2023 tại Hawaii, thọ 94 tuổi. Tổ chức từ thiện Gordon and Betty Moore Foundation do ông thành lập đã quyên tặng hơn 5.1 tỷ USD cho khoa học và bảo tồn môi trường.

2. Dòng Thời Gian Tiến Trình Thu Nhỏ

Từ vi mạch đầu tiên năm 1958 đến chip 2nm năm 2026, ngành bán dẫn đã trải qua những bước ngoặt mang tính cách mạng:

3. Bảng Node Sản Xuất Qua Các Thập Kỷ

Bảng dưới đây tổng hợp các node sản xuất quan trọng, sản phẩm tiêu biểu và mật độ transistor — cho thấy sự tăng trưởng theo cấp số nhân đúng như Moore dự đoán:

*Con số 200+ tỷ áp dụng cho chip lớn nhất (data center GPU). Chip smartphone khoảng 20–30 tỷ transistor.

4. Các Cuộc Cách Mạng Kiến Trúc Transistor

Định luật Moore tồn tại không chỉ nhờ thu nhỏ kích thước — mà nhờ thay đổi bản chất cấu trúc transistor mỗi khi gặp giới hạn vật lý:

Planar MOSFET (1960–2011)

Cấu trúc phẳng truyền thống — gate nằm trên một mặt của kênh dẫn. Hoạt động tốt từ 10μm xuống 32nm. Tại node nhỏ hơn, rò rỉ dòng điện (leakage) tăng vọt vì gate không kiểm soát được kênh mỏng.

• Ưu điểm: Đơn giản, chi phí thấp, dễ sản xuất hàng loạt
• Hạn chế: Leakage nghiêm trọng dưới 32nm, không thể kiểm soát kênh dẫn mỏng

FinFET / Tri-Gate (2011–2024)

Intel tiên phong thương mại hóa FinFET tại node 22nm (2011) với tên gọi "Tri-Gate". Gate bao quanh kênh dẫn trên 3 mặt thay vì 1, giảm rò rỉ 90% và tăng hiệu suất 37% so với planar cùng node. TSMC và Samsung áp dụng FinFET từ 16/14nm (2014–2015).

• Ưu điểm: Kiểm soát kênh tốt hơn nhiều, giảm leakage, hiệu suất/watt vượt trội
• Hạn chế: Chiều rộng fin cố định — khó tối ưu cho từng ứng dụng cụ thể
• Chip tiêu biểu: Intel Ivy Bridge, Apple A9–A17 Pro, Snapdragon 8 Gen 3

GAA / Nanosheet (2022–nay)

Gate-All-Around bao quanh kênh dẫn trên cả 4 mặt, sử dụng nanosheet (tấm nano) thay vì fin. Samsung thương mại hóa đầu tiên tại 3nm GAA (2022). TSMC áp dụng GAA từ N2 (2025). Intel sử dụng RibbonFET (biến thể GAA) cho Intel 20A/18A.

• Ưu điểm: Chiều rộng kênh có thể thay đổi (tunable width), kiểm soát leakage tốt nhất, hiệu suất/watt tối ưu
• Hạn chế: Quy trình sản xuất phức tạp hơn, chi phí cao hơn ~30% so với FinFET
• Chip tiêu biểu: Exynos 2600, Apple A20 Pro, Intel Arrow Lake (18A)

CFET — Tương lai sau 2030

Complementary FET (CFET) xếp chồng transistor NMOS lên trên PMOS theo chiều dọc — tăng gấp đôi mật độ mà không cần thu nhỏ gate length. Đây là bước đột phá tiếp theo mà IMEC, TSMC, Samsung và Intel đang nghiên cứu. Dự kiến thương mại hóa khoảng 2030–2032 tại node 1nm hoặc sub-1nm.

5. Con Số "nm" Có Thật Không? Trò Chơi Đặt Tên

Một trong những hiểu lầm phổ biến nhất: con số nm trong tên node KHÔNG phải kích thước thật của bất kỳ thành phần nào trên transistor.

Lịch sử đặt tên

Trước 22nm, tên node gần sát kích thước gate length thực tế. Ví dụ: node 180nm có gate length ~180nm. Nhưng từ khoảng 2012, các foundry bắt đầu dùng con số nm như tên thương mại (marketing node name) thay vì đo lường vật lý.

Thực tế các con số

6. Giới Hạn Vật Lý & Thách Thức

Thu nhỏ transistor không thể tiếp tục mãi. Ngành bán dẫn đang đối mặt với nhiều "bức tường" vật lý:

Bức tường nhiệt (Power Wall)

Từ ~2004, tăng xung nhịp vượt quá ~4 GHz khiến nhiệt lượng vượt khả năng tản nhiệt. Intel buộc phải hủy dự án Pentium 4 10 GHz và chuyển sang kiến trúc đa nhân. Đến 2026, GPU cao cấp như NVIDIA B200 tiêu thụ 1.000W TDP — giới hạn tản nhiệt data center.

Bức tường lượng tử (Quantum Tunneling)

Khi gate length xuống dưới ~5nm vật lý, electron có thể "xuyên hầm" (tunnel) qua rào thế — làm transistor không tắt được hoàn toàn. Giải pháp hiện tại: GAA nanosheet cải thiện kiểm soát, nhưng dưới ~1nm vật lý sẽ cần vật liệu mới (carbon nanotube, 2D material).

Bức tường chi phí (Cost Wall)

Chi phí xây fab tăng theo cấp số nhân. Một fab 2nm hiện đại: $28–35 tỷ USD. Thiết bị EUV High-NA từ ASML: $350+ triệu USD/máy. Chỉ 3 công ty có khả năng sản xuất chip tiên tiến: TSMC, Samsung, Intel.

Bức tường lithography

EUV (bước sóng 13.5nm) là công nghệ in chip tiên tiến nhất hiện nay. High-NA EUV (NA = 0.55) cho node 2nm trở xuống. Tương lai cần Hyper-NA (NA = 0.75) hoặc kỹ thuật hoàn toàn mới. ASML là nhà cung cấp độc quyền máy EUV — một điểm nghẽn chiến lược của chuỗi cung ứng toàn cầu.

7. Hậu Moore: Tương Lai Ngành Chip

Dù thu nhỏ transistor chậm lại, ngành bán dẫn không dừng đổi mới. Nhiều hướng tiếp cận song song đang "tiếp nối" tinh thần Moore:

7.1. Đóng gói 3D & Chiplet

Thay vì nhồi tất cả vào một die khổng lồ, chiplet chia chip thành nhiều die nhỏ, mỗi die tối ưu cho chức năng riêng, rồi ghép lại bằng đóng gói tiên tiến. Ví dụ: AMD EPYC Genoa (12 chiplet CCD + 1 IOD), Apple M2 Ultra (2 M2 Max ghép qua UltraFusion).

Các công nghệ đóng gói: TSMC CoWoS (2.5D), TSMC SoIC (3D), Intel Foveros (3D), Samsung I-Cube. Chi phí thấp hơn nhiều so với thu nhỏ node — một die 3nm nhỏ + die 5nm I/O rẻ hơn một die 3nm khổng lồ.

7.2. Vật liệu mới

• Carbon Nanotube FET (CNFET): Thay silicon bằng ống nano carbon — dẫn điện tốt hơn, tiêu thụ ít năng lượng hơn. MIT demo thành công chip CNFET 16-bit RISC-V (2019)
• 2D Materials: Graphene, MoS₂ (molybdenum disulfide) — kênh dẫn mỏng chỉ 1 nguyên tử, lý tưởng cho transistor sub-1nm
• High-NA EUV: Bước sóng 13.5nm nhưng aperture lớn hơn — in chi tiết nhỏ hơn mà không cần multi-patterning phức tạp

7.3. Kiến trúc tính toán mới

• Neuromorphic Computing: Chip mô phỏng não — Intel Loihi 2 xử lý AI với năng lượng thấp cực kỳ
• Photonic Computing: Dùng ánh sáng thay vì electron — tốc độ ánh sáng, không sinh nhiệt. Lightmatter, Luminous Computing đang thương mại hóa
• Quantum Computing: IBM Condor (1.121 qubit), Google Willow — giải bài toán mà chip silicon cần triệu năm
• Processing-in-Memory (PIM): Tính toán ngay tại bộ nhớ — Samsung HBM-PIM giảm di chuyển dữ liệu, tăng hiệu suất AI

7.4. Lộ trình cụ thể đến 2030

8. Việt Nam Trong Chuỗi Giá Trị Bán Dẫn

Việt Nam đang nổi lên như một mắt xích quan trọng trong chuỗi cung ứng bán dẫn toàn cầu:

• Intel Products Vietnam (Saigon Hi-Tech Park): Nhà máy đóng gói & kiểm thử chip lớn nhất của Intel toàn cầu, vốn đầu tư 1.5+ tỷ USD. Đóng gói ~80% chip Intel tại đây.
• Samsung Electro-Mechanics (Thái Nguyên): Sản xuất substrate cho chip — một phần quan trọng trong đóng gói bán dẫn.
• Amkor Technology (Bắc Ninh): Nhà máy OSAT (Outsourced Semiconductor Assembly and Test) trị giá 1.6 tỷ USD.
• FPT Semiconductor: Công ty Việt Nam đầu tiên thiết kế chip, đã tapeout chip IoT sử dụng kiến trúc RISC-V.
• Chiến lược quốc gia: Chính phủ đặt mục tiêu đào tạo 50.000 kỹ sư bán dẫn đến 2030, với các chương trình tại ĐH Bách khoa HN, ĐHQG TP.HCM, và ĐH FPT.

9. Câu Hỏi Thường Gặp (FAQ)