GAA vs FinFET:
So Sánh Kiến Trúc Transistor Chi Tiết

Tại sao cần kiến trúc transistor mới?

Transistor là đơn vị cơ bản nhất của mọi con chip. Một chip hiện đại chứa hàng tỷ transistor — mỗi transistor hoạt động như một công tắc bật/tắt dòng điện. Kiến trúc transistor quyết định chip đó nhanh, tiết kiệm điện và nhỏ gọn đến mức nào.

Khi transistor thu nhỏ (từ 90nm → 45nm → 22nm → 7nm → 2nm), hiệu ứng kênh ngắn (short-channel effects) trở nên nghiêm trọng: dòng điện rò rỉ tăng, cổng (gate) mất khả năng kiểm soát kênh dẫn. Đây là lý do ngành bán dẫn phải liên tục phát minh kiến trúc transistor mới.

Ba kỷ nguyên kiến trúc transistor

FinFET — Lịch sử và nguyên lý hoạt động

Nguồn gốc

FinFET được phát minh bởi giáo sư Hu Chenming (胡正明) tại UC Berkeley năm 1999. Tên gọi "FinFET" xuất phát từ cấu trúc kênh dẫn hình vây cá (fin) nhô lên khỏi bề mặt silicon.

Intel là hãng đầu tiên thương mại hóa FinFET vào năm 2011 ở node 22nm (tên thương mại: Tri-Gate). Sau đó Samsung và TSMC theo sau ở 16nm/14nm (2014-2015). Nguồn: Semiconductor Engineering.

Nguyên lý hoạt động

Trong FinFET, kênh dẫn silicon có hình dạng "vây cá" nhô lên vuông góc với bề mặt wafer. Cổng (gate) bọc quanh vây này trên 3 mặt: trái, phải và trên.

• Cấu trúc 3D: Kênh dẫn dựng đứng thay vì nằm phẳng như Planar MOSFET
• Gate bọc 3 mặt: Kiểm soát dòng điện tốt hơn 50-60% so với Planar
• Fin pitch: Khoảng cách giữa các vây — Intel 22nm: 60nm, 14nm: 42nm
• Fin height: Chiều cao vây — Intel 22nm: 34nm, 14nm: 42nm

Thành tựu và giới hạn của FinFET

Tại sao FinFET gặp giới hạn ở 5nm?

• Biến thiên chiều rộng vây (fin width variation): Ở 5nm, vây chỉ rộng ~5nm — sai lệch 1 nguyên tử cũng ảnh hưởng lớn đến hiệu năng
• Hiệu ứng đường hầm lượng tử (quantum tunneling): Electron "xuyên hầm" qua gate, gây rò rỉ điện không kiểm soát được
• Mật độ công suất (power density): Nhiệt lượng trên mỗi mm² tăng đến giới hạn vật lý
• Không thể tăng chiều cao vây: Vây quá cao sẽ gãy trong quá trình sản xuất

GAA Nanosheet — Kiến trúc thế hệ mới

Nguyên lý hoạt động

Trong kiến trúc GAA (Gate-All-Around), kênh dẫn không còn là "vây" dựng đứng mà là các tấm silicon nằm ngang (nanosheet) xếp chồng lên nhau. Cổng gate bọc hoàn toàn 4 mặt của mỗi tấm nano.

• 3-4 tấm nanosheet xếp chồng: Mỗi tấm dày 3-8nm, hoạt động như một kênh dẫn độc lập song song
• Gate bọc 4 mặt: Kiểm soát tĩnh điện tối đa — trường điện bao quanh toàn bộ chu vi mỗi tấm
• Chiều rộng tấm có thể điều chỉnh: Thiết kế linh hoạt hơn FinFET (fin cố định chiều rộng)
• Khoảng cách giữa các tấm (intersheet spacing): 7-8nm ở node tiên tiến

Lợi thế so với FinFET

Samsung — Tiên phong thương mại hóa GAA

Samsung là hãng đầu tiên trên thế giới đưa GAA vào sản xuất hàng loạt với node 3nm GAE (Gate-All-Around Early) vào tháng 6/2022, trước TSMC gần 3 năm. Đến 2026, Samsung tiếp tục dẫn đầu với 2nm SF2 MBCFET trên chip Exynos 2600.

Bảng so sánh chi tiết FinFET vs GAA

Các biến thể GAA: MBCFET vs Nanosheet vs Forksheet

GAA không phải một kiến trúc duy nhất mà là một họ kiến trúc với nhiều biến thể, mỗi biến thể tối ưu cho mục tiêu khác nhau.

Samsung MBCFET (Multi-Bridge-Channel FET)

MBCFET là cách tiếp cận thực dụng của Samsung: tái sử dụng hơn 90% quy trình sản xuất FinFET, chỉ cần thay đổi vài mask. Điều này giúp:

• Giảm chi phí chuyển đổi (CAPEX) đáng kể so với thiết kế từ đầu
• Rút ngắn thời gian đưa ra thị trường — Samsung thương mại hóa GAA sớm nhất (2022)
• Yield cải thiện nhanh nhờ kế thừa kinh nghiệm sản xuất FinFET

TSMC/Intel Nanosheet

TSMC (N2) và Intel (18A RibbonFET) chọn cách tiếp cận nanosheet tiêu chuẩn — linh hoạt hơn trong thiết kế nhưng cần đầu tư lớn hơn vào quy trình mới.

• TSMC N2: Mật độ 313 MTr/mm², yield >70% — cao nhất ngành. Chi tiết: So sánh TSMC vs Samsung vs Intel
• Intel 18A RibbonFET: Kết hợp GAA + PowerVia (BSPDN) — đầu tiên trong ngành tích hợp cấp nguồn mặt sau

Forksheet — Bước tiến tiếp theo

Forksheet, do imec phát triển, là bước tiến hóa tiếp theo của nanosheet. Điểm khác biệt chính: thêm tường cách điện (dielectric wall) giữa transistor nFET và pFET trong cùng một standard cell.

• Mật độ cao hơn nanosheet 20-30%: Nhờ nFET và pFET đặt gần hơn
• Node mục tiêu: A10 (~1.4nm), dự kiến 2028-2029
• Cầu nối: Kéo dài kỷ nguyên nanosheet trước khi chuyển sang CFET

CFET — Tương lai sau 2030

CFET (Complementary FET) là kiến trúc transistor đột phá tiếp theo sau GAA. Trong CFET, transistor nMOS và pMOS được xếp chồng lên nhau theo chiều dọc — lần đầu tiên trong lịch sử, khoảng cách n-p không còn là yếu tố giới hạn kích thước standard cell.

Nguyên lý CFET

• nFET xếp trên pFET (hoặc ngược lại) — tận dụng chiều dọc thay vì chiều ngang
• Giảm 50% diện tích standard cell so với GAA nanosheet
• Track height: Giảm từ 5T-6T (GAA) xuống 4T, thậm chí 3T

Thông số kỹ thuật dự kiến

Thách thức của CFET

• Nhiệt: Transistor xếp chồng tạo ra bẫy nhiệt — cần giải pháp tản nhiệt tiên tiến
• Quy trình sản xuất: Hai phương pháp — monolithic (một lần) và sequential (hai lần) — đều cực kỳ phức tạp
• Chi phí: Dự kiến tăng 30-50% so với GAA nanosheet
• Thiết kế EDA: Cần công cụ thiết kế hoàn toàn mới cho cấu trúc 3D

Lộ trình: Planar → FinFET → GAA → Forksheet → CFET

Ứng dụng thực tế 2026

Năm 2026, tất cả chip flagship đều sử dụng kiến trúc GAA. Dưới đây là các sản phẩm tiêu biểu:

So sánh hiệu quả GAA giữa các foundry

Cùng là GAA nhưng chất lượng triển khai rất khác nhau:

• TSMC N2: Mật độ 313 MTr/mm², yield >70% — tốt nhất. Apple A20 Pro đạt Geekbench single-core ~3,900
• Samsung SF2: Mật độ 231 MTr/mm², yield ~50-60% — cải thiện nhanh. Exynos 2600 đạt ~3,309 single-core
• Intel 18A: Mật độ 238 MTr/mm², yield ~65% đang cải thiện. Kết hợp PowerVia BSPDN — unique

Chi tiết so sánh foundry: TSMC N2 vs Samsung SF2 vs Intel 18A — Cuộc đua Chip 2nm

Câu hỏi Thường gặp (FAQ)

Kết luận

Cuộc chuyển đổi từ FinFET sang GAA là bước nhảy kiến trúc lớn nhất trong 15 năm, tương đương với Planar → FinFET năm 2011.

1. FinFET đã hoàn thành sứ mệnh — từ 22nm đến 5nm (2011-2020), giữ Moore's Law sống thêm một thập kỷ
2. GAA là hiện tại — mọi chip 2nm flagship 2026 đều dùng GAA, giảm 50-70% rò rỉ so với FinFET
3. Forksheet là tương lai gần — mật độ tăng 20-30%, dự kiến 2028-2029
4. CFET là tương lai xa — giảm 50% diện tích, sau 2030, node dưới 1nm
5. Chu kỳ đổi mới ngày càng ngắn — FinFET trụ 11 năm, GAA có thể chỉ 7-8 năm trước khi nhường chỗ cho Forksheet/CFET