Đóng Gói Chip Tiên Tiến 2026:
CoWoS, Chiplet & FOPLP

Tại sao đóng gói chip quan trọng hơn bao giờ hết?

Trong suốt 60 năm qua, ngành bán dẫn tập trung vào việc thu nhỏ transistor — từ 10μm xuống 2nm theo Moore's Law. Nhưng khi tiến trình chip 2nm chạm ngưỡng giới hạn vật lý, đóng gói chip (packaging) trở thành yếu tố quyết định hiệu năng hệ thống.

Tại sao? Vì chip AI hiện đại không phải một die duy nhất. NVIDIA B200 Blackwell gồm 2 GPU die + 8 HBM3e stack, tất cả kết nối qua interposer trong một package. Hiệu năng phụ thuộc vào bandwidth giữa các die — và đó là bài toán packaging, không phải transistor. Nguồn: TSMC Advanced Packaging.

3 lý do packaging trở thành chiến trường mới

1. Giới hạn reticle size: Một die chip không thể lớn hơn ~800mm² (giới hạn máy quang khắc). Chip AI cần diện tích lớn hơn → phải ghép nhiều die → packaging.
2. Bandwidth bottleneck: Kết nối giữa chip và bộ nhớ (HBM) qua PCB truyền thống quá chậm. CoWoS silicon interposer cho bandwidth cao gấp 10-100x.
3. Chi phí tối ưu: Sản xuất một die khổng lồ trên 2nm cực kỳ đắt đỏ và yield thấp. Chiplet cho phép dùng quy trình rẻ hơn cho I/O, memory controller — chỉ compute die cần 2nm.

Tiến trình đóng gói: Wire Bond → Flip Chip → 2.5D → 3D

Wire Bonding (1960s — nay)

Kỹ thuật cổ điển nhất: dây vàng/đồng siêu mảnh nối die chip với substrate. Đơn giản, rẻ, vẫn chiếm ~75% thị trường packaging cho chip thông thường (MCU, sensor, IoT). Hạn chế: bandwidth thấp, chỉ kết nối được mặt trên die.

Flip Chip (1990s — nay)

Die chip "lật úp" (flip), kết nối qua solder bump trực tiếp xuống substrate. Bandwidth cao hơn wire bond 5-10x, tản nhiệt tốt hơn. Dùng rộng rãi cho CPU, GPU desktop/laptop. Intel, AMD, Apple đều sử dụng.

2.5D Packaging (2012 — nay)

Bước đột phá: đặt nhiều die cạnh nhau trên một silicon interposer — "tầng trung gian" cung cấp kết nối mật độ cực cao giữa các die. TSMC CoWoS là đại diện tiêu biểu. AMD Fury X (2015) là sản phẩm thương mại đầu tiên dùng HBM + 2.5D.

3D Stacking (2020s — tương lai)

Các die chồng lên nhau theo chiều dọc, kết nối qua TSV (Through-Silicon Via) hoặc hybrid bonding. AMD 3D V-Cache (2022) stack 64MB SRAM trên CCD. TSMC SoIC cho phép stack logic-on-logic. Tương lai: backside power delivery + 3D stacking cho mật độ cực đại.

CoWoS — Công nghệ thống trị chip AI

CoWoS (Chip-on-Wafer-on-Substrate) là công nghệ đóng gói 2.5D hàng đầu của TSMC, ra mắt năm 2012 nhưng bùng nổ từ 2023 nhờ làn sóng AI. Nguyên lý: die chip được gắn trên wafer silicon interposer, sau đó cắt thành package và gắn lên substrate hữu cơ.

Các biến thể CoWoS

• CoWoS-S (Silicon interposer): Dùng full silicon interposer. Bandwidth cao nhất, chi phí cao nhất. Dùng cho NVIDIA H100, H200, B200. Interposer lên đến 5.5x reticle size (~4,400mm²).
• CoWoS-R (RDL interposer): Thay silicon bằng polymer RDL, rẻ hơn 30-40%. Phù hợp cho chip networking (Broadcom Tomahawk, Marvell).
• CoWoS-L (Local Silicon Interconnect): Kết hợp silicon bridge cục bộ + RDL. Cân bằng chi phí/hiệu năng. Cho phép package cực lớn vượt giới hạn reticle.

Công suất CoWoS 2026

TSMC đã mở rộng công suất CoWoS từ ~80K WPM (wafer/tháng) năm 2024 lên 120-130K WPM năm 2026. Tuy nhiên, NVIDIA tiêu thụ ~60% tổng công suất CoWoS, khiến các khách hàng khác (AMD, Broadcom, Google) vẫn phải xếp hàng. Nguồn: TrendForce Q3 2026.

FOPLP & CoPoS — Tương lai đóng gói chip

FOPLP (Fan-Out Panel-Level Packaging) là bước tiến tiếp theo sau FOWLP (Fan-Out Wafer-Level Packaging). Ý tưởng: thay vì sử dụng wafer tròn (300mm) để đóng gói, dùng panel vuông lớn hơn (510mm x 515mm hoặc lớn hơn).

Tại sao FOPLP là tương lai?

• Tận dụng diện tích tốt hơn: Wafer tròn chỉ sử dụng ~78% diện tích (viền cong lãng phí). Panel vuông đạt ~90%, tăng output ~40-50% cùng diện tích nhà máy.
• Chi phí thấp hơn: Giảm 30-40% chi phí mỗi package so với CoWoS-S truyền thống.
• Quy mô sản xuất lớn: Phù hợp cho chip AI volume production, không chỉ dòng cao cấp.

TSMC CoPoS (Chip-on-Panel-on-Substrate)

CoPoS là biến thể FOPLP độc quyền của TSMC, biến đổi CoWoS từ quy trình wafer tròn sang panel vuông. TSMC đang xây dựng pilot line tại Chiayi (Đài Loan), dự kiến pilot production từ H2/2026. Nguồn: DigiTimes Asia.

Các hãng khác trong cuộc đua FOPLP

• ASE Group: Đầu tư $2B+ cho FOPLP, dự kiến production-ready 2027. Đối tác của AMD, Qualcomm.
• Samsung: Phát triển I-Cube4P (panel-based 2.5D), đang pilot tại Hwaseong.
• Intel: EMIB (Embedded Multi-die Interconnect Bridge) + Foveros — hướng tiếp cận khác biệt, dùng silicon bridge thay vì full interposer.
• Powertech (PTI): Đầu tư mạnh vào FOPLP cho ứng dụng automotive và IoT.

Chiplet Architecture — Lắp ghép chip như LEGO

Chiplet là triết lý thiết kế chia một chip lớn thành nhiều die nhỏ chuyên biệt (chiplet), mỗi chiplet tối ưu cho chức năng riêng và có thể dùng quy trình sản xuất khác nhau. Nguồn: AMD Chiplet Technology.

Cách chiplet hoạt động

Thay vì thiết kế một "monolithic die" khổng lồ (ví dụ: NVIDIA GA100, 826mm², yield rất thấp), chiplet chia thành:

• Compute chiplet: Lõi CPU/GPU, sản xuất trên quy trình tiên tiến nhất (2nm, 3nm).
• I/O chiplet: Giao tiếp PCIe, USB, Ethernet — dùng quy trình rẻ hơn (6nm, 12nm).
• Memory chiplet: SRAM cache, HBM controller.
• AI/NPU chiplet: Accelerator chuyên biệt cho inference/training.

Ví dụ thực tế 2026

UCIe — Chuẩn kết nối chiplet

UCIe (Universal Chiplet Interconnect Express) là chuẩn mở do Intel, AMD, ARM, TSMC, Samsung, Qualcomm đồng sáng lập. Mục tiêu: cho phép chiplet từ các hãng khác nhau kết nối với nhau trong cùng package — giống USB cho chiplet. UCIe 1.1 (2024) hỗ trợ bandwidth 32 GT/s, UCIe 2.0 (2026) sẽ đạt 64 GT/s. Nguồn: UCIe Consortium.

HBM4 & Memory Packaging

HBM (High Bandwidth Memory) là sản phẩm tiêu biểu của advanced packaging — stack 8-16 lớp DRAM chồng lên nhau qua TSV, đặt cạnh GPU trên interposer. HBM là lý do chip AI cần CoWoS. Nguồn: SK Hynix.

Tiến trình HBM

HBM4: Thay đổi lớn nhất

HBM4 sẽ là bước nhảy lớn nhất trong lịch sử HBM nhờ hai thay đổi packaging then chốt:

• Hybrid bonding thay thế micro-bump: Kết nối trực tiếp copper-to-copper, giảm pitch từ ~40μm xuống <10μm. Băng thông tăng 2x, tiêu thụ điện giảm 30%.
• 12-16 layer stacking: HBM3e dùng 8-12 lớp, HBM4 sẽ lên 16 lớp. Mỗi stack đạt 48GB, cho phép GPU AI có tới 384GB HBM4 (8 stack).

SK Hynix, Samsung, Micron đều đang chạy đua sản xuất HBM4. SK Hynix hiện dẫn đầu với ~50% thị phần HBM, tiếp theo là Samsung (~40%) và Micron (~10%). Nguồn: TrendForce DRAMeXchange.

Đóng gói chip tại Việt Nam

Việt Nam đang nổi lên mạnh mẽ trong chuỗi cung ứng bán dẫn toàn cầu, đặc biệt ở khâu ATP (Assembly, Testing & Packaging). Vị trí chiến lược "Trung Quốc + 1", nhân công kỹ thuật giá cạnh tranh và ưu đãi thuế khiến Việt Nam trở thành lựa chọn hàng đầu. Liên quan: Cơ hội việc làm bán dẫn VN 2026.

Các nhà máy chính

Vì sao chưa có fab tại Việt Nam?

ATP (đóng gói, test) và fab (sản xuất wafer) là hai công đoạn hoàn toàn khác nhau. Fab cần đầu tư $10-30 tỷ USD, nguồn nước siêu tinh khiết (UPW), hạ tầng điện ổn định tuyệt đối, và đội ngũ hàng nghìn kỹ sư quy trình. Việt Nam hiện tập trung vào ATP — lĩnh vực vốn đầu tư thấp hơn nhưng tạo nhiều việc làm hơn per dollar invested.

Bảng so sánh công nghệ đóng gói

Câu hỏi thường gặp (FAQ)